1 引 言
邏輯分析儀的測試對象是數字系統中的數字信息[1]。為了滿(mǎn)足現代數據域的檢測要求邏輯分析儀應具有高的采樣速率和足夠多的輸入通道。本文基于虛擬儀器的概念主要論述以PC586為基礎400MHz/102通道邏輯分析儀設計原理和方法重點(diǎn)闡述系統控制電路設計和系統軟件設計。
2 虛擬邏輯分析儀體系結構
圖1為PC環(huán)境下的400MHz/102通道虛擬邏輯分析儀控制與采集系統總體構成原理框圖主要包括數據采集、探頭、觸發(fā)跟蹤、時(shí)序變換與生成測試接口等部分。該系統輸入采集由3個(gè)模塊構成每個(gè)模塊有32個(gè)數據通道（另附加2個(gè)時(shí)鐘通道）采用完全相同的功能結構。第3個(gè)模塊附加了時(shí)鐘輸入與輸出、控制等功能。采用該結構的主要原因一是避免主采集板過(guò)大元件過(guò)密造成散熱方面的困難（因高速工作的器件較多）二是系統結構靈活可以根據需要選32、64、96路組態(tài)方式。
該邏輯分析儀的控制和管理、數據處理以及數據顯示盧內嵌計算機完成。因此系統硬件的設計主要集中在高速數據捕獲以及與微機的接口而軟件設計主要在系統管理、數據的后處理及數據顯示。
圖1 400MHz/102通道虛擬邏輯分析儀原理框圖
3 系統硬件設計
400MHz/102通道虛擬邏輯分析儀中的高速數據捕獲是由控制電路完成觸發(fā)控制、數據存取控制而實(shí)現的控制電路同時(shí)實(shí)現與微計算機的接口。
3.1 數據存儲原理
作狀態(tài)分析時(shí)邏輯分析儀與被測系統同步工作。為了使存儲器存儲的狀態(tài)數據與被測系統運行的數據流一致則應滿(mǎn)足：
DATA*/FWEN=f(sclk,trw,dtc)*data (1)
式(1)中DATA為邏輯分析儀存儲的數據；/FWEN為邏輯分析儀主要存儲器FIFO的寫(xiě)使能控制；sclk為狀態(tài)(外部)時(shí)鐘；trw為觸發(fā)字；dtc為數據控制；data為被測系統數據。由式(1)知下式：
DATA=data (2)
成立的條件是/FWEN信號與sclk、trw、dtc信號必須符合嚴格的關(guān)系。根據數字系統可測性設計中可控性理論應用CAMFLOT[2]法(Computer Aided Measure For Logic Testability)有：
式(3)~(4)中CY為可控程度其值ε(0,1)；CTF為可控傳遞因子；N(0)、N(1)為在電路輸入端加所有不同輸入值時(shí)電路輸出端出現“0”和“1”的總次數。由式(3)知當可靠置位sclk、trw、dtc等控制信號可計算出：
CY(/FWEN)=1 (5)
即/FWEN完全可控從而保證DATA=data。
作定時(shí)分析時(shí)邏輯分析儀與被測系統異步工作。此時(shí)需滿(mǎn)足：
DATA*/FWEN=f(trw)*data (6)
同時(shí)取采樣頻率為被測系統工作頻率的5~10倍即可有效存儲所需觀(guān)察的數據流得到足夠的觀(guān)察范圍和滿(mǎn)意的時(shí)間分辨力。
3.2 觸發(fā)控制實(shí)現原理
由數據存儲原理知邏輯分析儀FIFO數據正確存儲的關(guān)鍵之一是對trw的控制，即通過(guò)觸發(fā)識別實(shí)現起始、終止、延遲(時(shí)鐘、事件)、隨機、序列、組合和限定等觸發(fā)控制。利用位存儲映射方法，表面粗糙度儀采用高速EPLD[3]與觸發(fā)存儲器結合設計的實(shí)現觸發(fā)控制的原理框圖如圖2所示。
圖2中D0~Dmk-1為被測數據。觸發(fā)RAM數據位寬為n地址寬度為k個(gè)數為m故可觀(guān)測的數據流的寬度為m·k。當k≥n時(shí)最大序列觸發(fā)或組合觸發(fā)識別級數L為：L≦2n-1 (7)
圖2 觸發(fā)控制實(shí)現原理框圖
4 系統軟件設計
利用圖像界面操作系統Windows和以Windows為基礎的可視化程序設計平臺C++Builder軟件由15個(gè)窗體加5個(gè)單元文件組成各主要窗體之間的關(guān)系如圖3所示。
圖3 系統軟件各窗體及相互關(guān)系
5 結束語(yǔ)
邏輯分析儀結構復雜技術(shù)要求高。本文所述的基于虛擬儀器概念的設計思想和方法因部分硬件功能軟化而使硬件電路大為簡(jiǎn)化同時(shí)采用了EPLD器件從而降低了儀器成本提高了儀器的可靠性和性能，且功能易于擴展。400MHz/102通道邏輯分析儀已于2000年12月28日通過(guò)了信息產(chǎn)業(yè)部軍工預研局主持的技術(shù)鑒定。
